Vishay2516封装高精度箔式贴片电阻

　　做了十几年消费电子与工业测控板卡的结构设计，这类2516封装的箔式电阻是高频出现在BOM表里的器件，很多刚入行的结构工程师画PCB封装、做板级堆叠的时候，容易只盯着 datasheet 上的标称长宽高，忽略实际焊接后的公差余量，最后做SMT回流焊的时候要么出现立碑、虚焊，要么和周边屏蔽罩、结构件产生干涉，这次建模的时候特意把这些现场踩过的坑都融入到模型细节里。先从实际应用场景说，这类箔式电阻和普通厚膜贴片电阻不一样，它的温漂系数极低，长期稳定性好，常用在工业采集卡的信号采样回路、精密电源的电流检测支路、测试测量仪器的分压回路里，还有不少新能源车载BMS的采样端也会选这个封装的箔阻，毕竟车载环境温度波动范围大，

　　普通电阻的温漂会直接拉低采样精度，甚至导致SOC估算偏差。从设计思路上，建模的时候没有只做一个规整的长方体块，而是把电阻的三层结构做了还原：上下两层是端电极的镀锡层，中间是电阻本体的陶瓷基底加金属箔电阻层，端电极的倒角特意做了0.1mm的圆弧过渡，这是因为实际SMT焊接的时候，焊锡会沿着电极倒角爬升，要是模型做的是直角，后期做焊盘设计的时候很容易把焊盘长度算短，导致焊锡量不足。尺寸边界上，严格按照2516封装的实际安装尺寸控制，本体长度控制在6.3mm到6.5mm之间，宽度4.1mm到4.3mm，本体厚度1.1mm，端电极的包裹长度每边0.6mm，这个尺寸是拆了上百个实际量产用过的Vishay同规格电阻实测出来的，

　　比datasheet上的标称值多留了生产公差余量，做板卡堆叠的时候，电阻上方的结构件避让高度至少要留1.5mm，不能卡着1.1mm的本体厚度留空间，因为回流焊之后焊锡的厚度大概有0.2mm，加上阻焊层、丝印层的厚度，留少了装配的时候就会压到电阻本体，轻则导致电阻值偏移，重则直接压碎陶瓷基底。很多工程师做结构干涉检查的时候，容易把电子元器件当成理想刚体，实际上这类箔式电阻的陶瓷基底是脆的，安装的时候如果周边有螺丝柱、卡扣的应力传导到焊盘上，很容易出现隐性裂纹，前期测试的时候查不出来，到了客户现场高低温循环之后就会出现阻值漂移甚至开路，所以建模的时候特意把端电极和本体的衔接位置做了细节还原，方便结构工程师在做布局检查的时候，确认电阻的长轴方向和PCB拼板的应力释放方向一致，避免分板的时候应力直接作用在电阻本体上。再说到实际用途里的细节，这类电阻因为是金属箔结构，它的功率承载能力比同封装的厚膜电阻要高，2516封装的箔阻通常能做到2W的额定功率，所以布局的时候不能像普通1/4W电阻那样挨着电解电容、塑料接插件放，要留至少1mm的散热间距，模型里把电阻侧面的散热面也做了还原，做热仿真的时候可以直接提取模型的面属性赋值，不用再额外简化处理。还有个容易忽略的点，这个封装的电阻因为尺寸偏大，做波峰焊的时候如果焊盘设计不对称，很容易出现锡量不均导致的偏移，建模的时候把端电极的金属层厚度做了0.15mm的还原，和实际器件的电极厚度一致，

　　导出到PCB软件里做封装匹配的时候，能直接对应焊盘的钢网开口尺寸，不用再反复调整钢网厚度来匹配焊锡量。之前做一款高精度数据采集卡的时候，就因为一开始用的简化电阻模型，没考虑端电极的实际厚度，钢网开口开的和普通2512电阻一样，结果第一版SMT之后有接近10%的电阻出现焊锡爬升高度不够，做高低温冲击之后虚焊率很高，后来拆了失效器件实测电极尺寸，调整了钢网开口才解决问题，这次建模就把这些实际量产里遇到的尺寸细节都还原了，不管是做板级结构堆叠、SMT焊盘设计，还是做设备内部的装配干涉检查，都能直接用，不用再自己花时间拆件实测尺寸。另外，这类电阻的标识面是哑光的陶瓷层，建模的时候也做了对应的表面质感区分，做产品内部渲染、装配工艺演示的时候，不用再重新给材质赋值，能省不少前期建模的时间。很多刚接触精密电路结构设计的工程师，总觉得电子元器件的模型只要大概有个形状就行，实际上很多量产阶段的问题，都是前期建模的时候忽略了实际器件的公差、结构细节导致的，比如电阻本体的边角如果做的是直角，做自动插件设备的吸嘴路径规划的时候，就容易出现吸嘴定位偏差，因为实际器件的边角是有微小圆角的，模型做的太理想化，设备调试的时候就要花很多时间调整吸嘴的下压高度和定位坐标，这个模型里把这些生产端的细节都考虑进去了，不管是做设计阶段的干涉检查，还是做产线工艺的模拟，都能匹配实际生产的需求。