TPS748VQFN20封装电子元器件三维结构

　　做PCB板级结构设计这么多年，QFN类封装的元件建模一直是容易出细节问题的环节，尤其是电源管理类芯片，因为周边要搭配大电流走线、散热焊盘、去耦电容，对元件本体的尺寸精度、引脚位置偏差要求极高，稍有偏差就会导致后期SMT贴装出现偏移、虚焊，甚至散热焊盘对位不准影响芯片工作稳定性。这次做的TPS748对应的VQFN20封装结构，完全是按照实际量产元件的实物尺寸逆向校核后搭建的，没有照搬通用封装库的简化模型，把实际生产中会影响装配的细节都还原了出来。

　　先说实际应用场景，这类低压差线性稳压器芯片，广泛用在工业控制板卡、便携式测试仪器、车载电子模块、通信终端设备的电源回路里，负责把前端输入的较高直流电压稳定转换成后端电路需要的低纹波供电电压，给MCU、传感器、射频模块这类对电源纹波敏感的器件供电。因为要贴装在高密度PCB上，QFN封装的优势就是占板面积小、引脚寄生参数小、散热路径短，但是对应的，结构设计时如果对元件本体的高度、引脚伸出长度、底部散热焊盘的位置把握不准，很容易在做整机结构干涉检查时出问题——比如外壳和芯片顶部的间隙留小了，组装时压坏芯片；引脚和PCB焊盘的对位偏差大，钢网开了之后焊膏印刷位置不对，回流焊之后连锡；底部散热焊盘和PCB上的散热过孔区域不匹配，芯片工作时热量散不出去，长时间负载下过热保护。

　　建模的时候首先卡的是外形边界，本体的长宽严格控制在5x5毫米，这个尺寸是实际编带包装里元件的实测尺寸，没有留多余的余量，也没有做小，做板框布局的时候可以直接调用这个模型做占位，不会出现布局时留的空间够、实际买回来元件装不下的问题。本体高度是1毫米，这个尺寸包含了塑封本体的顶部厚度和底部引脚的高度差，做整机结构的高度方向干涉检查时，直接读取这个模型的Z向尺寸就可以，不用再额外叠加封装的高度公差冗余——当然实际生产里元件会有±0.1毫米以内的公差，做结构设计时预留的安全间隙是结构工程师自己要考虑的，模型本身还原的是标称尺寸。引脚的节距是0.65毫米，也就是相邻两个引脚中心之间的距离，这个参数直接决定了PCB焊盘的间距设计，建模的时候每一个侧面的引脚都做了等距排布，引脚的宽度、厚度、伸出塑封本体的长度都和实物一致，没有做简化的片状引脚，而是还原了实际QFN引脚的半蚀刻结构，引脚靠近本体的部分和塑封结合的位置做了微小的内凹，这个细节在做热仿真的时候其实也有用，因为引脚是芯片除了底部散热焊盘之外的另一个散热路径，准确的引脚截面积能让热仿真的结果更贴近实际工作状态。

　　很多通用封装库的QFN模型会忽略引脚末端的共面度问题，实际SMT贴装时，引脚共面度如果超过0.05毫米就容易出现虚焊，建模的时候特意把所有引脚的底部平面做了统一基准校准，保证所有引脚的焊接面在同一个水平面上，做焊膏厚度仿真、贴装压力模拟的时候，这个模型能提供更准确的参考。芯片左上角的定位标记也做了还原，就是那个圆形的凹点，这个标记是SMT贴装时识别元件方向的关键标识，很多简化模型会把这个标记做成印刷的丝印，实际是塑封本体上的物理凹坑，做AOI检测程序调试的时候，这个物理特征的位置准确与否，会直接影响设备对元件方向的识别准确率，所以建模的时候没有省略这个细节，凹坑的直径、深度都和实物保持一致。

　　另外要提的是底部的散热焊盘，VQFN封装的芯片底部都有一个裸露的金属散热焊盘，这个焊盘是直接和芯片的Die连接的，焊接的时候要和PCB上的大面积铜箔连接，通过过孔把热量导到内层或者背面的铜皮上。建模的时候这个散热焊盘的尺寸、位置都做了准确还原，没有做简化，焊盘表面的微小粗糙度特征虽然没有做纹理级别的还原，但是平面度是严格校准的，做PCB封装设计的时候，可以直接从这个模型上提取散热焊盘的轮廓尺寸，不用再去翻规格书反复核对。

　　平时做设计的时候，很多工程师习惯直接调用EDA软件自带的通用封装模型，那些模型大多是简化的方块加引脚，很多细节尺寸有偏差，尤其是不同厂商生产的同型号QFN封装，虽然标称尺寸一致，但是在引脚的倒角、塑封本体的边角弧度、定位标记的大小上会有细微差别，这个模型是按照TI原厂量产的TPS748实物测绘搭建的，适配原厂元件的实际尺寸，不管是做PCB布局的干涉检查、整机结构的空间校核，还是做SMT贴装的仿真、热分布模拟，都能提供足够的精度支撑，不会因为模型细节缺失导致后期打样出现装配问题。

　　在高密度板卡设计里，元件之间的间隙往往只有零点几毫米，比如这个芯片旁边要放0402封装的去耦电容，电容和芯片本体之间的间隙如果留小了，贴装的时候会因为元件公差出现挤碰，模型准确的本体轮廓就能让工程师在布局阶段就把间隙留够，不用等打样回来才发现元件干涉。还有做三防漆涂覆的时候，准确的本体高度和引脚位置，也能帮助设定涂覆机的喷嘴路径，避免三防漆涂到引脚接触面上影响焊接可靠性。