BQ76940配套TSSOP44封装芯片三维结构

　　做电池管理系统硬件结构设计快八年，经手的BMS采样芯片封装不下二十种，TSSOP44这类薄型小尺寸贴片封装，是中通道数锂电保护芯片最常用的封装形态之一，这次建模的BQ76940配套TSSOP44结构，完全按照实际量产封装的尺寸公差做的还原，没有做任何美化或者简化，引脚的共面度、塑封体的拔模斜度、引脚末端的鸥翼成型角度，都和来料实物的测量值保持一致。

　　很多刚接触硬件结构的工程师容易忽略封装模型的精度问题，觉得只要焊盘对得上就能用，实际做高密度PCB布局的时候，封装模型的误差会直接导致干涉检查失效——比如塑封体的实际厚度比模型厚0.2mm，贴装之后就可能和上方的屏蔽罩或者结构件顶死，返工的时候要重新改板开模，成本损失远不止建模时多花的那点测量时间。这个模型在做塑封体建模的时候，特意把顶部的标记凹坑、侧面的模流浇口痕迹都做了还原，不是光做一个光溜溜的长方体，做整机热仿真的时候，这些表面的细微结构会影响表面对流换热系数的计算，虽然影响幅度不大，但做高精度仿真的时候这些细节不能省。

　　从应用场景来说，这类TSSOP44封装的芯片，除了用在电动工具、轻型电动车的BMS采样前端，也大量用在工业通讯模块、便携检测设备的主板上，因为44个引脚的数量刚好覆盖10-16串锂电的采样通道、通讯接口和辅助电源引脚，不需要额外扩展IO，封装尺寸比QFP小，焊接难度比BGA低，普通回流焊工艺就能实现稳定贴装，对中小批量生产的产线要求不高。建模的时候特意核对了JEDEC的MO-153标准里TSSOP44的尺寸规范，引脚间距是标准的0.65mm，塑封体本体宽度4.4mm，总长度算上引脚突出部分是12.5mm，塑封体厚度1.1mm，这些尺寸都是按照公差带的中间值做的，既没有取上差也没有取下差，做PCB布局的时候用这个模型做干涉检查，不管来料是上差还是下差都不会出现结构冲突。

　　引脚部分的建模是花了最多时间的，鸥翼引脚的成型弧度不是随便画的折线，实际引脚从塑封体引出之后有一个向下的弯曲，末端是平整的焊盘接触面，引脚的厚度是0.15mm，宽度0.3mm，相邻引脚之间的间隙是0.35mm，做焊盘设计的时候，按照这个模型的引脚尺寸来做钢网开口，焊锡量控制刚好，不会出现连锡或者虚焊的问题。另外塑封体底部和PCB表面的间隙，模型里留的是0.1mm，这个间隙是用来容纳焊锡厚度和贴片公差的，做结构设计的时候如果要在芯片下方铺丝印或者走细线，只要不超过这个间隙高度就不会有问题，很多工程师容易把芯片底部当成完全贴死在PCB上，实际贴片之后是有微小间隙的，走低压信号线是完全可行的。

　　还有一个容易被忽略的设计点，就是TSSOP封装的引脚共面度要求，模型里所有引脚的末端接触面都在同一个平面上，公差控制在0.05mm以内，和实际元器件的出厂共面度要求一致，做贴片仿真的时候可以直接用这个模型来模拟吸嘴取料、贴装的过程，不会出现引脚翘曲导致的贴装偏移误判。另外塑封体两端的定位缺口，模型里也做了准确还原，这个缺口是用来在贴片的时候做视觉定位的，做AOI检测程序的时候，这个特征是重要的定位基准，模型里还原这个特征之后，可以直接导出做检测程序的模拟，不用再二次补建特征。

　　实际做项目选型的时候，用这个三维模型直接导入PCB装配文件，就能提前预判周边器件的布局距离，比如和旁边的电解电容、功率MOS管的安全间距，和结构件的避让距离，不用等实物打样回来再发现干涉。之前有个项目就是因为用了简化的封装模型，芯片和旁边的拨码开关间距留小了，贴装之后拨码开关的拨杆被芯片塑封体挡住拨不动，最后只能飞线改位置，耽误了一周的试产进度，之后所有项目的封装库我都要求按照实际尺寸做全特征建模，就是为了避免这类低级错误。

　　另外做热设计的时候，这个模型的塑封体导热系数按照实际环氧模塑料的参数设置，引脚的导热系数按照铜材镀锡的参数设置，直接导入热仿真软件就能计算芯片工作时的结温到壳温、再到PCB的热阻，不用再重新给模型赋材料、补结构。TSSOP44封装的热阻大概是30℃/W左右，实际工作的时候如果功耗不超过0.3W，靠自然散热就能满足结温要求，如果功耗更高，就需要在芯片下方铺散热过孔，模型里预留的底部间隙刚好可以让焊锡爬上过孔，提升散热效率，这些设计细节在模型里都能直观体现，不用对着 datasheet 上的二维尺寸反复换算。