SOT-23-5贴片式半导体封装结构

　　在消费电子、工业控制板卡的PCB布局设计环节，这类小型贴片封装的元件占位是结构工程师与硬件工程师协同校核的重点内容，很多刚接触板级结构设计的从业者，容易忽略小封装元件的安装边界，导致回流焊后出现元件干涉、引脚虚焊的问题，这个封装模型还原了TI DRL规格SOT-23-5封装的真实外形细节，能直接导入PCB结构装配环节做干涉校验。

　　从实际应用场景来看，这类封装多用于ESD保护器件、小信号MOS管、低压差线性稳压器等小功率半导体器件，在便携穿戴设备、物联网传感节点、车载小信号采集模块的板卡上应用极广，因为封装本体尺寸极小，在高密度布板的场景下，往往会和周边的0402阻容元件、板对板连接器的焊盘距离非常近，如果没有准确的三维模型做空间校核，很容易在SMT贴装时出现吸嘴取料偏移、元件贴装后和周边器件顶碰的问题，甚至会因为封装本体的高度差，影响后续三防漆涂覆、整板灌封的工艺效果。

　　这个模型的设计思路完全贴合实际量产的封装规格，本体部分的拔模角度、引脚的成型弧度都做了还原，没有做简化处理——很多网上能找到的通用封装模型会把引脚做成直方块，忽略了SOT-23封装引脚向外微张的成型角度，实际做焊盘匹配的时候，就会出现引脚和焊盘对位偏差的问题，这个模型里三个引脚的伸出长度、引脚间距、引脚本体的厚度都和实际物料的公差带做了匹配，引脚的下表面和封装本体底面的高度差也做了准确还原，这个尺寸直接影响锡膏印刷的厚度设定，如果这个尺寸偏差超过0.05mm，回流焊时就容易出现立碑、虚焊的缺陷。

　　外形尺寸与安装边界方面，这个封装的本体长度、宽度、高度都符合JEDEC标准下的SOT-23-5规格，引脚的焊盘搭接区域长度留足了工艺余量，在做PCB布局时，以本体中心为定位基准，周边需要预留的安全距离可以直接通过模型测量得到，不需要再反复对照规格书核对二维尺寸。另外模型还原了封装本体顶部的标记区域平整度，在做激光打标工序的结构校核时，也能直接用来模拟打标头的作业空间，避免出现打标头蹭到周边高器件的问题。

　　从结构设计的实用性角度来说，这类小封装的三维模型不需要做内部的晶圆、引线键合结构，重点就是还原外部的装配干涉相关尺寸，这个模型刚好抓住了这个核心，把所有和SMT贴装、板级装配、后段工艺相关的外形特征都做了准确呈现，没有多余的冗余结构，导入装配体时不会占用过多的系统资源，在做整板的结构评审时，可以直接用来校验元件高度是否满足外壳的内部净空要求，尤其是在超薄类电子产品的设计中，0.1mm的高度偏差就可能导致外壳顶到元件，造成器件失效，准确的封装模型能在设计阶段就规避这类问题，减少打样后的改板次数。

　　很多工程师在做板级结构设计时，习惯用二维封装尺寸估算空间，往往会忽略引脚的成型弧度带来的横向尺寸偏差，比如SOT-23封装的引脚在成型后，末端会有一个微小的向下弯折的弧度，这个弧度的横向伸出量如果没有考虑到，在布置周边走线或者测试点的时候，就可能出现引脚和测试点短路的风险，这个模型把这个细节做了还原，能让工程师在设计阶段就看到引脚的实际外轮廓，提前规避这类生产隐患。另外在做波峰焊治具的设计时，也可以用这个模型来核对治具的开孔尺寸，确保治具能准确托住封装本体，避免过波峰时出现元件浮高的问题。